简介：摘 要：静态时序分析（Static Timing Analysis）是FPGA（现场可编程逻辑器件）分析电路时序的最坏情况，验证此时的电路性能是否满足用户的时序要求。静态时序分析的目的是提高系统工作主频及增加系统的稳定性。
静态时序分析原理解读及实例应用
