简介：Doubledataratesynchronousdynamicrandomaccessmemory(DDR3)hasbecomeoneofthemostmainstreamapplicationsincurrentserverandcomputersystems.Inordertoquicklysetupasystem-levelsignalintegrity(SI)simulationflowfortheDDR3interface,twosystem-levelSIsimulationmethodologies,whichareboard-levelS-parameterextractioninthefrequency-domainandsystem-levelsimulationassumptionsinthetimedomain,areintroducedinthispaper.BycomparingtheflowofSpeed2000andPowerSI/Hspice,PowerSIischosenfortheprintedcircuitboard(PCB)board-levelS-parameterextraction,whileTektronixoscilloscope(TDS7404)isusedfortheDDR3waveformmeasurement.Thelabmeasurementshowsgoodagreementbetweensimulationandmeasurement.ThestudyshowsthatthecombinationofPowerSIandHspiceisrecommendedforquicksystem-levelDDR3SIsimulation.

简介：　　存储器综述　　在过去数年里,电子市场,确切地说是存储器市场,经历了巨大的变化.在2000年电子工业低迷时期之前,电子系统设计师很少考虑他们下一个设计中元器件的成本,而更关注它们能够达到的最高性能.……

简介：介绍了一种适用于DDR内存驱动的LDO芯片。采用跨导线性环结构增大摆率,具有快速的瞬态响应。控制环路上下通道不匹配,采用单边米勒补偿方式,形成环路主极点和零点,再引入电阻R3形成补偿零点,环路整体表示为单极点系统,具有很好的稳定性。该LDO的典型输入电压为1.2V,输出电压为0.6V,负载电容为10μF,具有1.5A的电流抽取和灌出能力,同时集成了2.6A的电流限功能,满足了DDR内存的应用需求。采用0.35μmBCD工艺进行仿真验证,仿真结果表明该设计具有很好的瞬态调整能力和稳定性。

简介：本文提出一种可编程扩频时钟发生器采用小数分频锁相环，扩频是以三角波通过∑△调制器调制反馈分频器的方式实现。为了提高宽扩展比，采用一种技术保持三角波在∑△调制器的输入范围内。使用的相位旋转技术由虚拟多相产生方法和相位补偿方法组成。该技术能有效地补偿瞬时时序误差和量化误差。可编程的时钟频率200-800MHz伴随中心和向下扩展（0～10％），RMS周期抖动在输出时钟在800MHz是7ps。测试芯片在40纳米CMOS制造技术提供了输出时钟800MHz时有10％扩张率，在10％扩频比时峰值减少是30分贝。所提出的可编程扩频时钟发生器从1.1V电源消耗5．181mw，设计仅占0．105mm2的面积。

简介：DDR3SDRAM是新一代的内存技术标准，也是目前内存市场上的主流。大量的嵌入式系统或手持设备也纷纷采用DDR3内存来提高性能与降低成本，随着越来越多的SoC系统芯片中集成DDR3接口模块，设计一款匹配DDR3的内存控制器IP软核具有良好的应用前景。本文在研究了DDR3的JEDEC标准的基础上，设计出DDR3控制器IP软核的整体架构，并使用VerilogHDL语言完成DDR3控制器IP软核。在分析了40nmDDR3PHY测试芯片的基本性能的基础上，设计DDR3控制器IP软核的接口模块。搭建利用AXI总线对DDR3控制器IP软核发出直接激励的仿真验证平台，针对设计的具体功能进行仿真验证，并在XilinxXC5VLX330T-FF1738-2开发板上实现对DDR3存储芯片基本读／写操作控制。在EDA仿真环境下，DDR3控制器IP软核的总线利用率达到66．6％。