一种多通道高速数字同步采集系统

一种多通道高速数字同步采集系统

蒲彦军

（贵州航天电器股份有限公司成都研究所；四川 成都 610051）

摘要：本文主要阐述了T/R组件的一种多通道高速数字同步采集系统。其主要采用四片385MHz模拟带宽、14位1GSPS采样率高速ADC芯片ADC6674BCPZ-1000实现八通道模拟信号下变频的带通采样。通过JESD204B协议的确定性延时和多芯片同步时钟，以此实现数字T/R系统的数据软同步。

关键词：数字相控阵雷达、T/R组件、八通道同步采集、TDC延迟测量

随着数字时代变革的不断演进，雷达系统需要并发地实时、同时多通道采集数据，并进行大量的分析、计算、比对等处理。这就需要对多通道采集信号的同一时间采样点进行同步分析、计算。即需要使用高速ADC芯片来完成模拟信号的高速数字化转换，然后通过高速FPGA对数字化后的采集数据进行处理与分析。同时，需要设计低抖动、延时可调的时钟分配网络，对数据节点的采样时钟、同步信号进行控制与调节，以达到T/R系统多通道数据采集、回放的要求。

本系统主要采用四片385MHz模拟带宽、14位1GSPS采样率高速ADC芯片ADC6674BCPZ-1000实现八通道模拟信号下变频的带通采样，ADC采用基于确定性延时技术的JESD204B协议高速数字通讯接口与上一级系统DBF数字信号处理板高速连接，数字接收板将八通道带宽95MHz、频率280~470MHz模拟信号经过ADC下变频后形成9.6Gbps高速采集数字信号发送至DBF信号处理板进行数字处理。

1 八通道高速信号采集

采用4片双通道ADC来完成对8路模拟输入的采样，输出数据按照JESD204B协议直接上传至高速数字处理母板。采集数字板主要功能模块包括：ADC采样、时钟分配、FPGA逻辑控制、同步处理。同时，采集数字板完成射频TR组件的电压检测，以及对射频TR组件的通道控制切换。其实现原理框图如下图1所示：

图1八通道高速信号采集数字接收板原理框图

ADC选用ADI公司生产的双通道中频接收ADC芯片AD6674BCPZ-1000芯片。这是一款385 MHz带宽混合信号中频(IF)接收机，内置双通道、14位1.0 GSPS模数转换器(ADC)和各种数字信号处理模块，包括四个宽带DDC、一个NSR和VDR监控。它具有片内缓冲器和采样保持电路，专门针对低功耗、小尺寸和易用性而设计。

这款双通道ADC内核采用多级、差分流水线架构，并集成了输出纠错逻辑。每个ADC均具有宽带宽输入，支持用户可选的各种输入范围。

图2 ADC芯片模拟动态参数指标曲线图

芯片数字部分技术参数如下：

4 lanes JESD204B接口，支持软件确定性延时，最高数据速率12.5Gbps；

三线制SPI数字控制接口；

内置AGC、DDC、NCO、VDR可调；

内置数字温度传感器。

时钟芯片选用两片ADI公司超低抖动10通道LVPECL输出时钟分配芯片ADCLK950，分别等长差分线扇出至四片ADC芯片的外部输入480MHz ADC采样时钟，及外部输入1.875MHz 同步脉冲信号，典型宽带随机抖动可以达到75fs。

2多通道时钟数据同步

JESD204B是一个实现高速ADC数据传输和多片ADC同步的标准。采用JESD204的设计具有更高的接口速率，能支持转换器的更高采样速率。此外，引脚数量的减少使得芯片封装尺寸更小且布线数量更少，让电路板更容易设计并且整体成本更低。

本系统中的ADC采用的接口协议是JESD204B Class1，利用外部参考信号SYSREF来对齐本地多帧时钟LMFC，使得片间有了同步基准。在系统应用中，多个Lane的数据由于各种因素（例如PCB走线差异）无法同时到达接收端，JESD204B Class1协议针对这种情况引入了确定性延迟(DL)这一概念。

确定性延迟其定义为基于帧的样本到达串行发送器的时间与基于帧的样本从串行接收器输出的时间之差。虽然各Lane间存在延迟差异，JESD204B处理时先将各Lane数据放于FIFO中，在下一个LMFC的边沿同时将每路数据输出，时序如下图3所示。

JESD204B的RX和TX都利用SYSREF来对齐本地多帧时钟LMFC，TX在当前LMFC时刻发送多个Lane的帧数据，RX接收到的每个Lane可能延时不一，反映到接收数据上即每个Lane的数据不是同一时刻通过CDR恢复出来的。但是只要所有Lane的数据都在当前多帧时间内接收到，通过足够大的FIFO进行缓存，在下一个LMFC时刻统一输出各Lane数据，这样可确保多个Lane的数据是同步输出。因为JESD204B这样的对齐方式，最早到达的数据和最晚到达的数据之间时差不能大于一个多帧时钟周期，否则无法对齐。通常，多帧时钟时间为采样时钟周期的数十倍，还能够通过设置改变参数变量，再加上RX端FIFO深度较大，容易避免出现此类问题

。

图3JESD204B协议确定性延迟时序图

3 结论

将数字采集板通过JTAG测试接口连接至PC端Xilinx Vivado开发软件平台，验证测试多通道采集信号同步性能仿真测试图4所示：

图4多通道采集信号同步仿真测试图

本文主要阐述的基于T/R组件的一种多通道高速数字同步采集系统。采用四片14位1GSPS采样率高速ADC芯片ADC6674BCPZ-1000实现八通道模拟信号下变频的带通采样，基于JESD204B协议的确定性延时和多芯片同步时钟可以实现多通道采集数据同步。