简介：在系统芯片(SOC)技术飞速发展的今天，作为几乎所有SOC不可或缺的组成部分，智能电源类IP核的研究开发日益显出其必要性和迫切性。本文给出若干电源类IP核的设计实例，包括电压参考源、电压调节器、振荡器、欠压锁定比较器、电压过零比较器等，并将使之能支持多种SOC的设计。

简介：近日，由国民技术牵头，联合武汉天喻、深圳大学共同承担的国家科技重大专项“双界面金融卡SoC芯片研发与产业化项目”顺利通过“核高基”课题验收，成为我国首家通过此类课题的项目承担单位。

简介：ARM宣布其旗舰产品CortexTM—A15MPCoreTM处理器的高性能、能耗最优化的四核处理器硬宏实现已经面世。

简介：本设计对免缩放因子CORDIC算法进一步改进，改进包括进一步减少迭代次数和减少双步CORDIC算法中区间折叠模块输出调整方式。将改进后的算法与免缩放因子单步算法和免缩放因子双步算法相结合，给出一种正余弦波形产生的架构。用Verilog编写RTL级实现改进后的架构代码，仿真输出与Matlab数据对比，其中正余弦误差都集中在2％一下。在A1teraEP2C70F89C6芯片上做FPGA验证，时钟频率可达1000MHz。

简介：中科院计算所所长李国杰院士近日表示，国产龙芯三代芯片预计将在明年年初正式推出，龙芯三将是我国自主产权的首款多核处理器，它的面世将打破国外多核处理器的垄断局面，提升我国国产CPU的整体水平。

简介：DDR3SDRAM是新一代的内存技术标准，也是目前内存市场上的主流。大量的嵌入式系统或手持设备也纷纷采用DDR3内存来提高性能与降低成本，随着越来越多的SoC系统芯片中集成DDR3接口模块，设计一款匹配DDR3的内存控制器IP软核具有良好的应用前景。本文在研究了DDR3的JEDEC标准的基础上，设计出DDR3控制器IP软核的整体架构，并使用VerilogHDL语言完成DDR3控制器IP软核。在分析了40nmDDR3PHY测试芯片的基本性能的基础上，设计DDR3控制器IP软核的接口模块。搭建利用AXI总线对DDR3控制器IP软核发出直接激励的仿真验证平台，针对设计的具体功能进行仿真验证，并在XilinxXC5VLX330T-FF1738-2开发板上实现对DDR3存储芯片基本读／写操作控制。在EDA仿真环境下，DDR3控制器IP软核的总线利用率达到66．6％。